Ne corso della manifestazione SC11, Intel ha divulgato i dettagli sulle piattaforme di prossima generazione basate su processori Xeon e sull’architettura Many Integrated Core (MIC), progettate per gli ambienti di HPC (High Performance Computing).
Durante il suo intervento alla conferenza, Rajeeb Hazra, General Manager of Technical Computing del Datacenter and Connected Systems Group di Intel, ha affermato che il processore Intel Xeon della famiglia E5 è il primo chip per server del mondo che supporta la piena integrazione della specifica PCI Express 3.0. Secondo le stime, questo standard è destinato a raddoppiare la larghezza di banda d’interconnessione rispetto alla specifica PCIe 2.0, rendendo allo stesso tempo possibili implementazioni di server a basso consumo e ad alta densità. I nuovi controller che sfruttano le specifiche PCI Express 3.0 consentiranno una scalabilità più efficiente delle prestazioni e della velocità di trasferimento dati con il crescere dei nodi HPC.
I primi benchmark delle prestazioni dimostrano che il processore Intel Xeon E5 offre prestazioni raw fino a 2,1 volte più elevate in termini di FLOPS (Floating Point Operations Per Second, operazioni in virgola mobile al secondo, in base alle misurazioni di Linpack) e fino al 70% più elevate, utilizzando carichi di lavoro HPC reali rispetto alla precedente generazione di processori della famiglia Intel Xeon 5600.
Più di 20.000 di questi processori sono operativi in diversi sistemi, raggiungendo prestazioni cumulative di picco superiori a 3,4 Petaflops. In futuro i processori della nuova famiglia Xeon E5 verranno utilizzati in diversi altri supercomputer, tra cui il sistema “Stampede” da 10 PFLOPS presso il Texas Advanced Computing Center, il sistema “Yellowstone” da 1,6 PFLOPS presso il National Center for Atmospheric Research, il sistema “Curie” da 1,6 PFLOPS al GENCI, il sistema da 1,3 PFLOPS all’International Fusion Energy Research Center (IFERC) e l’espansione “Pleiades” da più di 1 PFLOPS alla NASA.
Intel ha iniziato a distribuire i processori Intel Xeon E5 a un limitato numero di clienti in ambienti cloud e HPC a settembre di quest’anno, mentre la piena disponibilità è prevista nel primo semestre del 2012. Nello stand di Intel all’SC’11 sono stati presentati i vantaggi dell’architettura Intel MIC in applicazioni come la creazione di modelli meteorologici, la tomografia, la piegatura delle proteine e la simulazione di materiali avanzati.
La prima presentazione dal vivo del co-processore “Knights Corner” con architettura MIC ha dimostrato che l’architettura è in grado di offrire oltre 1 TFLOPS di prestazioni in virgola mobile a doppia precisione (secondo le misurazioni del benchmark Double-precision, General Matrix-Matrix Multiplication – DGEMM). È stata la prima dimostrazione di un singolo chip di elaborazione in grado di raggiungere un tale livello di prestazioni.
“Knights Corner”, il primo prodotto commerciale con architettura Intel MIC, verrà realizzato con il più recente processo dei transistor tri-gate 3D a 22 nm di Intel e includerà più di 50 core. Quando saranno disponibili, i prodotti Intel MIC offriranno sia le prestazioni elevate di un’architettura progettata per elaborare carichi di lavoro altamente paralleli sia la compatibilità con gli attuali modelli e strumenti di programmazione x86.
Uno dei vantaggi dell’architettura Intel MIC è la possibilità di eseguire le attuali applicazioni senza la necessità di eseguire il porting del codice in un nuovo ambiente di programmazione. In questo modo gli scienziati potranno utilizzare le prestazioni della CPU e del co-processore contemporaneamente alle attuali applicazioni x86, con un risparmio significativo di tempo, costi e risorse che sarebbero altrimenti necessari per riscriverle in linguaggi proprietari alternativi.
L’obiettivo di Intel è offrire prestazioni di livello exascale entro il 2018 (ovvero prestazioni oltre 100 volte più veloci rispetto a quelle in questo momento disponibili) a fronte di un consumo energetico solo due volte maggiore di quello dell’attuale supercomputer più potente.
Intel e il Barcelona Supercomputing Center (BSC) hanno siglato un accordo pluriennale per la creazione dell’Exascale Laboratory a Barcellona, il quarto laboratorio europeo di ricerca e sviluppo in campo exascale, che si aggiunge alle attuali sedi di Parigi, Julich (Germania) e Lovanio (Belgio). Questo nuovo laboratorio si concentrerà sui problemi di scalabilità nei sistemi di programmazione e runtime dei supercomputer exascale. L’istituto Science and Technology Facilities Council (STFC) e Intel hanno sottoscritto un protocollo d’intesa per lo sviluppo e il testing della tecnologia che sarà necessaria per i supercomputer del futuro. In base a questo accordo iniziale, gli scienziati computazionali di STFC presso il Daresbury Laboratory in Inghilterra collaboreranno con Intel a testare e valutare l’hardware attuale e futuro con le principali applicazioni software, per verificare che gli scienziati siano pronti a sfruttare i sistemi supercomputer di Intel del futuro.
[A cura di Mauro Notarianni]
